Aether – Design Framework

Aether (イーサ) は、データベースにOpenAccessを採用し、スケマティック・エディタ、ミックスドシグナル設計環境、レイアウトエディタ、スケマティック・ドリブン・レイアウトなどの
カスタム IC 設計統合環境を提供します。
SPICEシミュレータ、波形ビューワ、物理検証ツールのフレームワークとして、Empyreanのツールだけでなく、サード・パーティーのツールも統合可能で、iPDKを使用した設計プラットフォームの構築が可能です。

Aether-SE(スケマティック・エディタ)

Aether-SEは、ERCリアルタイムラン、インヘリテッド接続などの多くの進んだ機能を持ち合わせており、EDIF、CDL、 HSPICE、Spectreなどの基本的な入出力フォーマットをサポートしています。
 
スケマティック・エディタの特長:
    • 階層回路図編集機能
    • iPar、pParによる階層間パラメータ継承
    • グローバル信号のインヘリテッド接続
    • No-ERC、パッチコード等のサポート
    • ハイパフォーマンスなネットトレース
    • 回路図からのシンボル自動生成
    • 階層回路図における検索、置換機能
    • EDIF-IN によりAether-SEに過去の設計資産を取り込み可能

Aether-MDE (ミックスドシグナル設計環境)

Aether-MDEは、SPICEシミュレータ : ALPS と波形ビューワ : iWaveをシームレスに統合しています。また、サード・パーティーのシミュレータも統合することができます。
設計者はミックスドシグナル設計の環境セットアップに労力をかける事なく、スケマティック、レイアウトからの各種回路シミュレーションの実行、iWaveによるシミュレーション結果確認、 回路図への電圧/電流値バックアノテート、回路図と波形のクロス・プロービングを簡単に実行することができます。

Aether-LE (レイアウトエディタ)

レイアウトエディタの特長:
    • 階層レイアウト設計
    • Vcell、Pycellなどのパラメタライズド・セル
    • TCLスクリプトによるカスタマイズ
    • ラベル自動生成、自動ビア生成、自動ダミーメタル挿入、メタルスロット、ガードリング生成
    • リアルタイムDRC
    • ネットの階層トレースや短絡チェック
    • 物理検証ツールを容易に統合

Aether-SDL (スケマティック・ドリブン・レイアウト)

Aether-SDLはPycell™ を用いたスケマティック・ドリブンレイアウトにより、DRC/LVSクリーンなカスタム・レイアウトを効率よく作成することができます。 デバイスやセルの接続関係を維持し、フライライン表示します。
 
スケマティック・ドリブン・レイアウトの特長:
    • 回路図に基づくデバイス、セルの相対位置考慮
    • 回路図、レイアウト、デバイスツリー間のクロスプローブ
    • 強力なECOチェック、デバイスマッチング、フォールディング/アンフォールディング等
    • リアルタイム短絡チェック
    • DRC/LVSクリーンなレイアウトの生成